Программные инструменты САПР VTR 8.1.0 для исследования новых архитектур ПЛИС

Обложка

Цитировать

Полный текст

Открытый доступ Открытый доступ
Доступ закрыт Доступ предоставлен
Доступ закрыт Доступ платный или только для подписчиков

Аннотация

В статье рассмотрены программные инструменты САПР VTR (Verilog-to-Routing) версии 8.1.0 с открытым исходным кодом, разработанные международным научным сообществом для исследования перспективных архитектур ПЛИС по нанопроектным нормам и алгоритмов САПР, таких как логический синтез, упаковка, размещение, трассировка.

Полный текст

Доступ закрыт

Об авторах

А. В. Строгонов

Воронежский государственный технический университет

Автор, ответственный за переписку.
Email: andreistrogonov@mail.ru

д.т.н., профессор кафедры твердотельной электроники

Россия

К. Гопенко

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

кафедра твердотельной электроники, аспирант

Россия

А. И. Строгонов

Воронежский государственный университет

Email: andreistrogonov@mail.ru

факультет компьютерных наук, кафедра программирования и информационных технологий, ассистент

Россия

Список литературы

  1. Eldafrawy M., Boutros A., Yazdanshenas S., Betz V. FPGA Logic Block Architectures for Eicient Deep Learning Inference // ACM Transactions on Reconfigurable Technology and Systems, Vol. 13, No. 3, Article 12 (June 2020), 34 p.
  2. Строгонов А., Городков П. Реализация Verilog-проектов в базисе академических ПЛИС с применением САПР VTR 7.0 // Компоненты и технологии, 2017, № 5, C.74–79.
  3. Строгонов А., Городков П. САПР VTR8 как инструмент исследования новых архитектур ПЛИС // Компоненты и технологии, 2017, № 10, C. 106–110.
  4. Строгонов А., Горлов М., Городков П. САПР с открытым кодом для реализации проектов в академических ПЛИС // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2018. № 3. С. 146–154.
  5. Строгонов А., Кривчун М., Городков П. Обзор программных средств с открытым исходным кодом для исследования современных архитектур ПЛИС Xilinx // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2020. № 1. С. 100–107.
  6. Строгонов А., Городков П. Реализация Verilogпроектов в базисе заказных БИС и ПЛИС с применением синтезатора Yosys // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2017. № 5. С. 98–109.
  7. Строгонов А., Городков П. Современные тенденции развития ПЛИС от системной интеграции к искусственному интеллекту // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2020. № 4. С. 46–56.

Дополнительные файлы

Доп. файлы
Действие
1. JATS XML
2. Рис. 1. Три маршрута проектирования академических ПЛИС: VTR (Parmys+ ABC+VPR); Titan (индустриальный САПР Intel Quartus II+ VPR) и Yosys+ ABC+VPR

Скачать (237KB)
3. Рис. 2. Архитектура трассировочных ресурсов HyperFlex ПЛИС серий Stratix-10 и Agilex

Скачать (77KB)
4. Рис. 3. Участок матрицы ПЛИС с девятью АЛМ и соединяющая их маршрутизация: а – конвейеризация пути с помощью регистров АЛМ; б – конвейеризация пути с помощью гиперрегистров (возможные варианты)

Скачать (203KB)
5. Рис. 4. Кластер из 10 АЛМ с двойной цепью переноса, реализуемый в архитектурном файле 4bit_adder_double_chain_arch.xml (а), и режимы конфигурации LUT: 6-входовый и два 5-входовых LUT c двумя общими входами для реализации 8-LUT (б)

Скачать (82KB)
6. Рис. 5. АЛМ академической ПЛИС с 4-разрядным аппаратным сумматором и дополнительными мультиплексорами (выделены красным) в арифметическом режиме (восемь 3-LUT, 4-разрядный сумматор, четыре триггера), реализуемый в архитектурном файле 4bit_adder_double_chain_arch.xml САПР VTR 8.1.0

7. Рис. 6. Описание входов/выходов кластера (КЛБ) из 10 АЛМ с двойной цепью переноса в архитектурном файле 4bit_adder_double_chain_arch.xml

Скачать (145KB)
8. Рис. 7. Фрагмент проекта КИХ-фильтра, размещенного в базисе академической ПЛИС, с архитектурным файлом 4bit_adder_double_chain_arch.xml в САПР VTR 8.1.0

9. Рис. 8. Умножитель (по центру) и связанные с ним КЛБ, а также задействованные глобальные трассировочные ресурсы (маршрутизаторы в трассировочных каналах не показаны)


© Строгонов А.В., Гопенко К., Строгонов А.И., 2025