VTR 8.1.0 CAD tools for exploring new FPGA architectures

封面

如何引用文章

全文:

开放存取 开放存取
受限制的访问 ##reader.subscriptionAccessGranted##
受限制的访问 订阅或者付费存取

详细

The article discusses the open source VTR (Verilog-to-Routing) CAD tools version 8.1.0, developed by the international scientific community to explore advanced nano-design FPGA architectures and CAD algorithms such as logic synthesis, packaging, placement, and routing.

全文:

受限制的访问

作者简介

A. Strogonov

Воронежский государственный технический университет

编辑信件的主要联系方式.
Email: andreistrogonov@mail.ru

д.т.н., профессор кафедры твердотельной электроники

俄罗斯联邦

K. Gopenko

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

кафедра твердотельной электроники, аспирант

俄罗斯联邦

A. Strogonov

Воронежский государственный университет

Email: andreistrogonov@mail.ru

факультет компьютерных наук, кафедра программирования и информационных технологий, ассистент

俄罗斯联邦

参考

  1. Eldafrawy M., Boutros A., Yazdanshenas S., Betz V. FPGA Logic Block Architectures for Eicient Deep Learning Inference // ACM Transactions on Reconfigurable Technology and Systems, Vol. 13, No. 3, Article 12 (June 2020), 34 p.
  2. Строгонов А., Городков П. Реализация Verilog-проектов в базисе академических ПЛИС с применением САПР VTR 7.0 // Компоненты и технологии, 2017, № 5, C.74–79.
  3. Строгонов А., Городков П. САПР VTR8 как инструмент исследования новых архитектур ПЛИС // Компоненты и технологии, 2017, № 10, C. 106–110.
  4. Строгонов А., Горлов М., Городков П. САПР с открытым кодом для реализации проектов в академических ПЛИС // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2018. № 3. С. 146–154.
  5. Строгонов А., Кривчун М., Городков П. Обзор программных средств с открытым исходным кодом для исследования современных архитектур ПЛИС Xilinx // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2020. № 1. С. 100–107.
  6. Строгонов А., Городков П. Реализация Verilogпроектов в базисе заказных БИС и ПЛИС с применением синтезатора Yosys // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2017. № 5. С. 98–109.
  7. Строгонов А., Городков П. Современные тенденции развития ПЛИС от системной интеграции к искусственному интеллекту // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2020. № 4. С. 46–56.

补充文件

附件文件
动作
1. JATS XML
下载
2. Fig. 1. Three design flows for academic FPGAs: VTR (Parmys+ ABC+VPR); Titan (Intel Quartus II+ VPR industrial CAD system) and Yosys+ ABC+VPR

下载 (237KB)
索引源数据
3. Fig. 2. Architecture of HyperFlex routing resources for Stratix-10 and Agilex FPGAs

下载 (77KB)
索引源数据
4. Fig. 3. A section of an FPGA matrix with nine ALMs and the routing connecting them: a – path pipelining using ALM registers; b – path pipelining using hyperregisters (possible options)

下载 (203KB)
索引源数据
5. Fig. 4. A cluster of 10 ALMs with a double carry chain, implemented in the 4bit_adder_double_chain_arch.xml architectural file (a), and LUT configuration modes: 6-input and two 5-input LUTs with two common inputs to implement 8-LUT (b)

下载 (82KB)
索引源数据
6. Fig. 5. ALM of the academic FPGA with a 4-bit hardware adder and additional multiplexers (highlighted in red) in the arithmetic mode (eight 3-LUTs, a 4-bit adder, four triggers), implemented in the architectural file 4bit_adder_double_chain_arch.xml of the VTR 8.1.0 CAD system

下载 (2MB)
索引源数据
7. Fig. 6. Description of the inputs/outputs of the cluster (CIO) of 10 ALMs with a double carry chain in the architectural file 4bit_adder_double_chain_arch.xml

下载 (145KB)
索引源数据
8. Fig. 7. Fragment of the FIR filter project, located in the basis of the academic FPGA, with the architectural file 4bit_adder_double_chain_arch.xml in the VTR 8.1.0 CAD system

下载 (1MB)
索引源数据
9. Fig. 8. Multiplier (center) and its associated CLBs, as well as the global routing resources involved (routers in the routing channels are not shown)

下载 (1MB)
索引源数据

版权所有 © Strogonov A.V., Gopenko K., Strogonov A.I., 2025