Development of a multi-cycle RISC-V microprocessor core for implementation on the Cyclone V FPGA basis

封面

如何引用文章

全文:

开放存取 开放存取
受限制的访问 ##reader.subscriptionAccessGranted##
受限制的访问 订阅或者付费存取

详细

The article discusses the development of a multi-cycle RISC-V microprocessor core with a control machine created using State Machine Editor in the Altera Quartus II CAD system for subsequent implementation on the Cyclone V series FPGA basis.

全文:

受限制的访问

作者简介

A. Strogonov

Воронежский государственный технический университет

编辑信件的主要联系方式.
Email: andreistrogonov@mail.ru

д.т.н., профессор кафедры твердотельной электроники

俄罗斯联邦

A. Vinokurov

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

к.т.н., доцент кафедры твердотельной электроники

俄罗斯联邦

A. Strogonov

Воронежский государственный университет

Email: andreistrogonov@mail.ru

факультет компьютерных наук, кафедра программирования и информационных технологий, ассистент

俄罗斯联邦

A. Arsentiev

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

к.т.н., доцент кафедры твердотельной электроники

俄罗斯联邦

参考

  1. Харрис С.Л., Харрис Д. Цифровая схемотехника и архитектура компьютера RISC-V / Пер. с англ. В.С. Яценкова, А.Ю. Романова; под ред. А.Ю. Романова. М.: ДМК Пресс, 2021. 810 с.
  2. Строгонов А.В., Винокуров А., Строгонов А.И. Пример реализации однотактного процессорного ядра RISC-V в САПР Altera Quartus II // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2024. № 9. С. 70–79.

补充文件

附件文件
动作
1. JATS XML
下载
2. Fig. 1. Example 1: VHDL code fragment of the shared memory RAM of the microprocessor core

下载 (280KB)
索引源数据
3. Fig. 2. Configuration mif file of the RAM, created by Quartus II CAD from the VHDL code

下载 (1MB)
索引源数据
4. Fig. 3. Design of the multi-cycle RISC-V microprocessor core in Quartus II CAD (start)

下载 (829KB)
索引源数据
5. Fig. 4. Design of the multi-cycle RISC-V microprocessor core in Quartus II CAD (end)

下载 (737KB)
索引源数据
6. Fig. 5. State diagram of the control machine of the multi-cycle RISC-V microprocessor core, created using the State Machine Editor

下载 (811KB)
索引源数据
7. Fig. 6. Auxiliary circuit for capturing the results of the ALU calculation of the multi-cycle processor in the MemADR, ExecuteR, Executel, BEQ and JAL states

下载 (290KB)
索引源数据
8. Fig. 7. Functional modeling and information flows of a multi-cycle RISC-V microprocessor core using two I-type instructions as an example: 00500113 and 00C00193

下载 (844KB)
索引源数据
9. Fig. 8. Information flows of a multi-cycle RISC-V microprocessor core during the full test (riscvtest.txt)

下载 (1MB)
索引源数据
10. Fig. 9. Information flows of a single-cycle RISC-V microprocessor core during the full test (riscvtest.txt)

下载 (1MB)
索引源数据
11. Fig. 10. A fragment of assembler and machine codes explaining the sequence of actions when executing the jal jump-return instruction (the far right column is the ROM firmware, the text file riscvtest.txt from [1])

下载 (174KB)
索引源数据

版权所有 © Strogonov A.V., Vinokurov A., Strogonov A.I., Arsentiev A., 2025