Development of a multi-cycle RISC-V microprocessor core for implementation on the Cyclone V FPGA basis

Мұқаба

Дәйексөз келтіру

Толық мәтін

Ашық рұқсат Ашық рұқсат
Рұқсат жабық Рұқсат берілді
Рұқсат жабық Рұқсат ақылы немесе тек жазылушылар үшін

Аннотация

The article discusses the development of a multi-cycle RISC-V microprocessor core with a control machine created using State Machine Editor in the Altera Quartus II CAD system for subsequent implementation on the Cyclone V series FPGA basis.

Толық мәтін

Рұқсат жабық

Авторлар туралы

A. Strogonov

Воронежский государственный технический университет

Хат алмасуға жауапты Автор.
Email: andreistrogonov@mail.ru

д.т.н., профессор кафедры твердотельной электроники

Ресей

A. Vinokurov

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

к.т.н., доцент кафедры твердотельной электроники

Ресей

A. Strogonov

Воронежский государственный университет

Email: andreistrogonov@mail.ru

факультет компьютерных наук, кафедра программирования и информационных технологий, ассистент

Ресей

A. Arsentiev

Воронежский государственный технический университет

Email: andreistrogonov@mail.ru

к.т.н., доцент кафедры твердотельной электроники

Ресей

Әдебиет тізімі

  1. Харрис С.Л., Харрис Д. Цифровая схемотехника и архитектура компьютера RISC-V / Пер. с англ. В.С. Яценкова, А.Ю. Романова; под ред. А.Ю. Романова. М.: ДМК Пресс, 2021. 810 с.
  2. Строгонов А.В., Винокуров А., Строгонов А.И. Пример реализации однотактного процессорного ядра RISC-V в САПР Altera Quartus II // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. 2024. № 9. С. 70–79.

Қосымша файлдар

Қосымша файлдар
Әрекет
1. JATS XML
Жүктеу
2. Fig. 1. Example 1: VHDL code fragment of the shared memory RAM of the microprocessor core

Жүктеу (280KB)
Метадеректер
3. Fig. 2. Configuration mif file of the RAM, created by Quartus II CAD from the VHDL code

Жүктеу (1MB)
Метадеректер
4. Fig. 3. Design of the multi-cycle RISC-V microprocessor core in Quartus II CAD (start)

Жүктеу (829KB)
Метадеректер
5. Fig. 4. Design of the multi-cycle RISC-V microprocessor core in Quartus II CAD (end)

Жүктеу (737KB)
Метадеректер
6. Fig. 5. State diagram of the control machine of the multi-cycle RISC-V microprocessor core, created using the State Machine Editor

Жүктеу (811KB)
Метадеректер
7. Fig. 6. Auxiliary circuit for capturing the results of the ALU calculation of the multi-cycle processor in the MemADR, ExecuteR, Executel, BEQ and JAL states

Жүктеу (290KB)
Метадеректер
8. Fig. 7. Functional modeling and information flows of a multi-cycle RISC-V microprocessor core using two I-type instructions as an example: 00500113 and 00C00193

Жүктеу (844KB)
Метадеректер
9. Fig. 8. Information flows of a multi-cycle RISC-V microprocessor core during the full test (riscvtest.txt)

Жүктеу (1MB)
Метадеректер
10. Fig. 9. Information flows of a single-cycle RISC-V microprocessor core during the full test (riscvtest.txt)

Жүктеу (1MB)
Метадеректер
11. Fig. 10. A fragment of assembler and machine codes explaining the sequence of actions when executing the jal jump-return instruction (the far right column is the ROM firmware, the text file riscvtest.txt from [1])

Жүктеу (174KB)
Метадеректер

© Strogonov A.V., Vinokurov A., Strogonov A.I., Arsentiev A., 2025