МОДЕЛИРОВАНИЕ ОТКАЗОУСТОЙЧИВОГО ЭЛЕМЕНТА ДЛЯ АЭРОКОСМИЧЕСКИХ ВЫЧИСЛИТЕЛЬНЫХ КОМПЛЕКСОВ

Полный текст

Введение. Научно-технологическое направление создания высоконадёжных, радиационно стойких микросхем для аэрокосмических применений является весьма актуальным [1]. Обеспечение радиационной стойкости путём схемных и технологических методов, обозначаемое в англоязычной литературе RHBD (Radiation Hardened By Design), позволяет создать радиационно стойкие (РС, RT - Radiation Tolerant) аэрокосмические вычислительные комплексы, которые сохраняют работоспособность при дозе поглощённого излучения более 300 крад. Одним из путей обеспечения РС является резервирование. Традиционно для парирования отказов используют тройное резервирование или мажоритирование «два из трёх» (Triple Modular Redundancy, TMR). Ранее автором предложено резервирование на транзисторном уровне, являющее собой на данный момент крайний уровень резервирования по сравнению с резервированием каналов, устройств глубоким мажоритированием и даже мажоритированием отдельных элементов [2-5]. Однако при производстве транзисторно-резервированных микросхем возникает проблема контроля работоспособности, которая в случае троирования решается путём отключения одного канала (например, выключив один из каналов источника питания) и проверки функционирования на двух оставшихся. В случае транзисторного резервирования так сделать нельзя. Предлагается использовать раздельное питание подложек КМОП-транзисторов и при тестировании отключать один из них по всей микросхеме. Выполним моделирование и проверим возможность такого контроля. Моделирование нерезервированного инвертора. Построим инвертор без резервирования на КМОП-транзисторах [6] с отдельными выводами подложек в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group (рис. 1). Подадим на вход Х последовательность прямоугольных импульсов частотой 4 МГц, на модели осциллографа наблюдаем процесс отрицания Х - временную диаграмму инвертирования сигнала Х (рис. 2). Рис. 1. Инвертор без резервирования на КМОП-транзисторах с отдельными выводами подложек Рис. 2. Процесс отрицания Х - временная диаграмма инвертирования сигнала Х Видим выбросы сигнала при переключениях с 0 на 1 и с 1 на 0. Отключаем подложку верхнего транзистора (рис. 3). Видим, что инвертор становится неработоспособным в случае отказа верхнего транзистора. Аналогично можно промоделировать отказ нижнего транзистора. Моделирование инвертора с транзисторным резервированием. Выполним моделирование так называемого функционально полного толерантного элемента (ФПТ) [7-10], используемого в режиме инвертора (рис. 4). При таком резервировании быстродействие уменьшается в 2 раза - в каждой цепи теперь не один, а два транзистора. Но зато обеспечивается отказоустойчивость - при отказе одного любого транзистора в верхней или в нижней частях схемы или даже и в верхней, и в нижней одновременно. Отключаем подложку 1 (рис. 5). Видим, что схема работоспособна. Аналогично можно убедиться, что схема работает без изменений при отключении подложки одного транзистора в верхней или (и) в нижней частях схемы. Однако при отключении сразу двух подложек в одной из частей схем возникает отказ, схема переходит в состояние неисправности (рис. 6). а б Рис. 3. Нарушение работоспособности инвертора: а - схема с отключённой подложкой транзистора р-проводимости; б - временная диаграмма а б Рис. 4. Функционально полный толерантный элемент в режиме инвертора: а - схема на КМОП-транзисторах; б - временная диаграмма работы ФПТ в режиме инвертора а б Рис. 5. Функционально полный толерантный элемент в режиме инвертора: а - схема на КМОП-транзисторах с отключённой подложкой одного транзистора р-проводимости; б - временная диаграмма работы ФПТ в режиме инвертора с отключённой подложкой одного транзистора р-проводимости а б Рис. 6. Функционально полный толерантный элемент в режиме инвертора: а - схема на КМОП-транзисторах с отключёнными подложками двух транзисторов р-проводимости; б - временная диаграмма работы ФПТ в режиме инвертора с отключёнными подложками двух транзисторов р-проводимости Заключение. Таким образом, логические элементы с транзисторным резервированием и раздельным подключением подложек могут быть использованы в отказоустойчивых логических ПЛИС FPGA [11-16] для процессоров и устройств бортовых цифровых вычислительных комплексов, обеспечивающих радиационную стойкость посредством архитектурных решений. При этом вероятность безотказной работы значительно превышает таковую для троированных решений. Тестирование с отключением подложек может быть осуществлено как на этапе производства с последующим подключением по всем соответствующим входам источника питания, так и на этапе эксплуатации, например, при использовании релейной коммутации. Можно показать, что в предлагаемых структурах возможно дублирование источника питания [4]. Однако в соответствии с ограничениями проектирования Мида и Конвей число транзисторов в последовательной цепочке не должно быть больше 4-х [17]. Поэтому необходима декомпозиция исходной схемы, если число транзисторов в последовательной цепочке превышает 2, так как при транзисторном резервировании происходит увеличение в два раза. Если ограничение выполняется, то предлагаемое резервирование в ряде случаев, как это ни парадоксально, даже менее затратно, чем троирование, так как в последнем случае необходимы мажоритары.

Об авторах

С. Ф. Тюрин

Пермский национальный исследовательский политехнический университет

Email: tyurinsergfeo@yandex.ru
Российская Федерация, 614990, г. Пермь, Комсомольский просп., 29

Список литературы

Дополнительные файлы