Development of domestic software tools for physical design and digital VLSI verification

V. Sazonov; Сазонов В.; R. Erokhin; Ерохин Р.; V. Serov; Серов В.; M. Sheblaev; Шеблаев М.

doi:10.22184/1992-4178.2025.247.6.66.75

Разработка отечественных программных средств физического проектирования и верификации цифровых СБИС

Авторы: Сазонов В.¹, Ерохин Р.¹, Серов В.¹, Шеблаев М.¹
Учреждения:
1. МГУ имени М.В. Ломоносова
Выпуск: № 6 (2025)
Страницы: 66-75
Раздел: Системы проектирования
URL: https://journals.eco-vector.com/1992-4178/article/view/688751
DOI: https://doi.org/10.22184/1992-4178.2025.247.6.66.75
ID: 688751

Цитировать

Полный текст

Открытый доступ
Доступ закрыт

Доступ предоставлен
Доступ закрыт

Доступ платный или только для подписчиков

Аннотация
Полный текст
Об авторах
Список литературы
Дополнительные файлы
Статистика

Аннотация

МГУ им. М.В. Ломоносова в составе кооперации, возглавляемой МНТЦ МИЭТ, разрабатывает три компонента САПР СБИС: инструмент физического синтеза, инструмент расчета паразитных параметров и универсальную базу данных для хранения информации о разрабатываемой ИС. В статье рассматриваются задачи, решаемые в ходе выполнения данной работы.

Ключевые слова

САПР, инструмент физического синтеза, инструмент расчета паразитных параметров, универсальная база данных

Полный текст

Об авторах

В. Сазонов

МГУ имени М.В. Ломоносова

Автор, ответственный за переписку.
Email: sazonov@cosmos.msu.ru

декан факультета космических исследований, д.ф.-м.н.

Россия

Р. Ерохин

МГУ имени М.В. Ломоносова

Email: sazonov@cosmos.msu.ru

факультет космических исследований, научный сотрудник

Россия

В. Серов

МГУ имени М.В. Ломоносова

Email: sazonov@cosmos.msu.ru

факультет космических исследований, старший программист

Россия

М. Шеблаев

МГУ имени М.В. Ломоносова

Email: sazonov@cosmos.msu.ru

факультет космических исследований, ассистент

Россия

Список литературы

LEF/DEF 5.8 Language Reference // https://coriolis.lip6.fr/doc/lefdef/lefdefref/lefdefref.pdf.
GDSII Stream Format Manual // http://bitsavers.informatik.uni-stuttgart.de/pdf/calma/GDS_II_Stream_Format_Manual_6.0_Feb87.pdf.
Horowitz M., Dutton. R.W. Resistance Extraction from Mask Layout Data // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, V. 2, No. 3, PP. 145–150, July 1983.
Kao W.H., Lo C-Y., Basel M., Singh R. Parasitic extraction: current state of the art and future trends // Proceedings of the IEEE, V. 89, No. 5, PP. 729–739, May 2001.
Тихонов А.Н., Самарский А.А. Уравнения математической физики. Учеб. пособие для вузов. М.: Наука, 1977. 735 с.
Cao W., Harrington R., Mantz J., Sarkar T. Multiconductor transmission lines in multilayered dielectric media // IEEE Trans. Microwave Theory Tech., V. MTT-32, PP. 439–450, Apr. 1984.
Arora N.D., Roal K.V., Schumann R., Richardson L.M. Modeling and extraction of interconnect capacitances for multi-layer VLSI circuits // IEEE Trans. Computer-Aided Design, V. 15, PP. 58–67, Jan. 1996.
Препарата Ф., Шеймос М. Вычислительная геометрия: Введение: Пер. с англ. М.: Мир, 1989. 478 с.
Lopez A. How is the Design Process of Microchips: Analog IC Design Flow to Tapeout // https://miscircuitos.com/design-process-of-chips-asics-flow-from-design-totapeout/.
Virtuoso Studio Custom design for the real world // www.cadence.com.
Analog Design // www.synopsys.com.
IC Design, Verification & Manufacturing Products // https://eda.sw.siemens.com/en-US/ic/products/.
Bailey B. 10X productivity boost is nothing to be sneezed // www.eetimes.com.
Bailey B. A look back on 2012: Design tools and flows // www.eetimes.com.
Wang Q. Opinion: What Comes After Power Intent Formats? // www.eetimes.com.
Lavagno L. et al. Electronic design automation for IC system design, verification, and testing // CRC Press. 2017.
Burstein M., Youssef M.N. Timing influenced layout design // 22nd ACM/IEEE Design Automation Conference. IEEE, 1985. PP. 124–130.
Alpert C.J., Mehta D.P., Sapatnekar S.S. Handbook of algorithms for physical design automation // CRC press, 2008.
Boyd S.P., Vandenberghe L. Convex optimization // Cambridge university press, 2004.
Kahng A.B. et al. VLSI physical design: from graph partitioning to timing closure // Netherlands: Springer, 2011. V. 312.
Sherwani N.A. Algorithms for VLSI physical design automation // Springer Science & Business Media. 2012.
Кристофидес Н. Теория графов. Алгоритмический подход. 1978.
Flach G. et al. An incremental timing-driven flow using quadratic formulation for detailed placement // 2015 IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC). IEEE. 2015. PP. 1–6.
Kim M.C. et al. A SimPLR method for routability-driven placement // 2011 IEEE/ACM International Conference on Computer-Aided Design (ICCAD). IEEE. 2011. PP. 67–73.
Brenner U., Struzyna M., Vygen J. BonnPlace: Placement of leading-edge chips by advanced combinatorial algorithms // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2008. V. 27. No. 9. PP. 1607–1620.
Borkar S. Design perspectives on 22 nm CMOS and beyond // Proceedings of the 46th Annual Design Automation Conference. 2009. PP. 93–94.
Tsay R.S. An exact zero-skew clock routing algorithm // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 1993. V. 12. No. 2. PP. 242–249.