Отправить статью по E-mail Проектирование конечных автоматов в приложении Stateflow системы Matlab / Simulink с последующей реализацией в базисе ПЛИС
- Авторы: Строгонов А.1
-
Учреждения:
- Воронежский государственный технический университет
- Выпуск: № 3 (2023)
- Страницы: 134-147
- Раздел: Системы проектирования
- URL: https://journals.eco-vector.com/1992-4178/article/view/629362
- DOI: https://doi.org/10.22184/1992-4178.2023.224.3.134.146
- ID: 629362
Цитировать
Полный текст
Открытый доступ
Доступ предоставлен
Доступ платный или только для подписчиков
Аннотация
Отечественные разработчики ЭКБ сделали ставку на развитие в России архитектуры RISC-V – нового открытого стандарта системы команд и архитектуры процессоров, создав ассоциацию разработчиков на RISC-V. RISC-V является развитием архитектуры MIPS, основным функциональным блоком которой является конечный автомат для формирования сигналов управления мультиплексорами и сигналов разрешения записи в регистры тракта данных. В статье описан пример проектирования конечных автоматов в приложении Stateflow системы визуально-имитационного моделирования Matlab/Simulink с последующей генерацией HDL-кода.
Ключевые слова
Полный текст
Об авторах
А. Строгонов
Воронежский государственный технический университет
Автор, ответственный за переписку.
Email: andreistrogonov@mail.ru
профессор кафедры полупроводниковой электроники и наноэлектроники
РоссияСписок литературы
- Knapp S. K. Accelerate FPGA macros with one-hot approach // ED, 1990, no. 17, pp. 65–71.
- Строгонов А. В. Проектирование конечных автоматов по методу OHE // Компоненты и технологии. 2007. № 10. С. 124–129.
- Строгонов А. В., Быстрицкий А. В. Эффективность разработки конечных автоматов в базисе ПЛИС FPGA // Компоненты и технологии. 2013. № 1. С. 66–72.
- Строгонов А. В. Проектирование цифровых автоматов с использованием системы Matlab/Simulink // Компоненты и технологии. 2008. № 4. С. 149–152.
- Строгонов А. В., Цыбин С. А., Городков П. С. Проектирование конечных автоматов с использованием пакетов расширения Stateflow и Xilinx System Generator системы Matlab/Simulink // Компоненты и технологии. 2015. № 8. С. 120–127.
Дополнительные файлы
Доп. файлы
Действие
1.
JATS XML
2.
Рис. 1. Граф-автомат из работы [1]
Скачать (24KB)
3.
Рис. 2. Имитационная модель для трех автоматов: а – автомат Мура c триггерным входом; б – автомат Мура без триггерного входа; в – автомат Мили с триггерным входом
Скачать (33KB)
4.
Рис. 3. Граф-автомат Мура c триггерным входом в приложении Stateflow системы Matlab/Simulink
Скачать (20KB)
5.
Рис. 4. Граф-автомат Мили c триггерным входом в приложении Stateflow системы Matlab/Simulink
Скачать (16KB)
6.
Рис. 5. Входные сигналы (а) и результаты моделирования: б – для автомата Мура c триггерным входом; в – для автомата Мура без триггерного входа; г – для автомата Мили с триггерным входом
Скачать (108KB)
7.
Рис. 6. Модель автомата Мура, подготовленная для извлечения VHDL-кода с триггерным входом (с входным событием переключения Data)
Скачать (13KB)
8.
Рис. 7. Пакет c перечисляемым типом данных, сгенерированный в автоматическом режиме
Скачать (11KB)
9.
Рис. 8. Проект автомата Мура с триггерным входом Data в САПР Quartus II, сгенерированный в автоматическом режиме с помощью Simulink HDL Coder
Скачать (22KB)
10.
Рис. 9. Результаты синтеза конечного автомата в САПР Quartus II по VHDL-коду, сгенерированному с помощью Simulink HDL Coder: а – RTL-представление; б – оптимизированная диаграмма состояний; в – условия переходов по состояниям; г – таблица переходов, демонстрирующая использование метода OHE
Скачать (89KB)
11.
Рис. 10. Временная диаграмма конечного автомата Мура с триггерным входом Data (показаны переходы по состояниям 1, 2, 4, 5, 6, 7 и 1)
Скачать (164KB)
12.
Рис. 11. Временная диаграмма конечного автомата Мура с триггерным входом Data (показаны переходы по состояниям 1, 4, 5, 6, 7 и 1)
Скачать (163KB)
13.
Рис. 12. RTL-представление двух автоматов в САПР Quartus II: а – автомат построен по VHDL-коду, полученному с помощью Simulink HDL Coder из автомата Мура без триггерного входа; б – автомат построен по VHDL-коду, полученному с помощью встроенного редактора состояний САПР Quartus II
Скачать (25KB)
14.
Рис. 13. Граф-автомат, разработанный с помощью редактора состояний в САПР Quartus II
Скачать (50KB)
15.
Рис. 14. Временные диаграммы работы двух автоматов (показаны переходы по состояниям 1, 4, 5, 6, 7 и 1)
Скачать (198KB)
16.
Рис. 15. Фрагменты VHDL-кодов: а – сгенерированных с помощью Simulink HDL Coder из автомата Мура без триггерного входа; б – сгенерированных с помощью встроенного редактора состояний САПР Quartus II
Скачать (36KB)
